TICF - Devel - Page 3

d'abord, les CS sont des /CS - ou encore /CE -

Ensuite, pas de LS, mais des HC, c'est plus économique du point de vue conso
Ensuite, il faut que tu relies aussi les /DSACKX pour que ça marche bien, c'est très important, sinon la calc va planter. fait attention au nombre de fils et comment tu règleras ton CD-ROM

Pour savoir quelle patte fait quoi, regarde sur le site de NSPIRIT, c'est marqué.

Ensuite, c'est que tu n'as pas encore gagné!! il faut vérifier les niveaux de tension, avec des collecteurs ouverts de préférence dans ton cas tournés vers le lecteur de CD. Puis le buffer bidirectionnel sur les lignes de données et sur les adresses. Certaines pattes du port ne servent à rien comme les interruptions et les canaux DMA qui sont liés ensemble dans la synchronisation normale.

Pour /CE4, vérifie que personne sur la carte ne l'utilise...

Miles, ...
T'as pas répondu à sa question
Et en plus t'as pas compris skil à dit, ou c'est moi.
Il veut pas brancher le lecteur CD, il l'a utilisé pour s'entrainer à souder dessus.

Bon, d'abord Squalyl :

- Les buffers BiDir sont des 74245, la famille tu choisi selon tes besoins, que ce soit de HC, HCT, des LS de L ou S, c'est toi qui voi, mais pour l'embarqué, les HC sont les moins gourmants.

- concernant les fil de cablage fin, ça existe, c'est ce que j'ai utilisé pour sortir le bus de ma TI. Les soudure sur les SOJ, SQFD, et autres sont fesable avec ce genre de fil.
Le diamétre moyen du fil avec la gaine est de 0,5mm.

- Pour l'histoire du R/W, il faut aussi le coupler avec /LDS, et /UDS, sachant que DTACK n'est pas obligatoire dans le cas d'un bus asynchrone, mais quasiment dans un bus synchrone. Les HW1 utilisent un bus asynchrone, les HW2 doivent probablement l'utiliser aussi, car sur le bus est connecté des SRAM asynchrones.

- Pour les TI, tu peut tuiliser les adresses au dela de $C00000 sans aucun probléme, mis à par peut être un petit inconvenient si tu veut y brancher une ram, ou tout autres circuits, car il semblerais que pour écrire en mémoire flash, la TI doit êcrire quelque part entre $C00000 et $DFFFFF pour déverouiller le systéme de protection. Mais ce probléme n'en est pas vraiment un.

- Concernant le chip qui sort un 1 ou un 0, fait gaffe, car les signeaux de selections standard, sont actif à l'état bas (Logique inversé) pour éviter les selections de chips dut au parasites électriques.

- Les fils émaillé sont HAUTEMENT déconseillés pour souder sur un circuit imprimé !!!
Si l'émaillage se barre, hop short circuit ! So don't use them !

- Il te faudras verif avant d'utiliser un décodeur 3 vers 8 ou 4 vers 16, si les chips présents dans la TI ne te les donnent pas déja pour la plage d'adresse voulu. Ces signeaux de selection serons au nombre de 8 maximum, et référencé par /CE1, /CE2, ...

- C'est réalisable, et ca marche trés bien du moment qu'on fait gaffe au parasites. Donc blindage du bus et buffers conseillés.

- En ce qui concerne la connexion de chip sur un bus de donnée 68000, tu doit OBLIGATOIREMENT utiliser une logique à 3 état (Niveau bas, niveau haut, et hate impédance).

Maintenant c'est au tour de Miles, mais dans le post suivant :P

Effectivement, je me suis peut-être fourvoyé...
C'est à moi

Il y a des /CE ou des /CS ?

Les HC sont largement assez rapides à vitesse normale, sinon AC.

En tout cas, il faut brancher le DTACK, c'est obligatoire!! et surtout les /CE, faire attention à la taille de l'opération en cours, 8 bits ou 16 bits avec les DIZX, car les bits de poids forts sont ceux avec A0=0

Autrement, NSPIRIT a dit ce qu'il faut... mais il faudrait que je retourne maintenant sur l'O2...

Le *DSACK n'est pas obligatoire, seulement pour les bus synchrones, ce qui n'est pas le cas de la TI. Ca marche trés bien sans, et c'est le cas de ma HW1.

Le chip servant de décodeur d'adresse n'est pas listé sur mon site, car j'ai pas eu les descriptions des broches, n'y eu une HW2 pour le faire moi meme.

Concernant les chips à collecteurs OUVERT, je les déconseille fortement en systéme embarqué, car neccéssite des resistances externes. Ils sont utile seulement quand on à besoin de sorti avec des tension et/ou des courants dépassant les spécification des circuits. Par contre, ce qui est obligatoire, c'est la logique 3 états.

/CE4 sur les HW1 correspond à [$C00000-$DFFFFF], et n'est pas utilisé.

sur la HW1, c'est un un µC, donc tu dois avoir des /CS avec de la chance et donc des bus synchrones. Sur la HW2, c'est sûr que non.

Quant au collecteur ouvert, c'était parce que je ne sais pas la tension de sortie de son lecteur de CD, sinon effectivement 3 états.

...
Miles
T une quiche

Sur les ti, c'est du asynchrone.
Le DTACK n'est absolument pas neccessaire !!!!!!!!!!!!
Et pour preuve, si tu regarde les chronogrammes de chip asynchrone, tu verras que tu peut te limité à utiliser R/W, /LDS, /UDS, et un singal de selection de chip (/CE pour Chip Enabled ou /CS pour Chip Select)

Les HW2 utilisent aussi des chip asynchrones.
Dommage hein ?
Par contre si tu fait du synchrone sur l'O2, ca peut etre simpas, paske avec une syncrho bien calculé, tu aurras des perfs simpas

??? normalement on doit l'utiliser, non ? sur tous les schémas que j'ai vu à base de 68000 même les suivants, y'avait les DSACK... - DTACK sur le 68000 -

T'as pas assez bossé sur l'architecture 68K alors.

je ne crois pas... Si tu savais le temps que j'ai passé dessus!! et mon prof d'archi alors!! enfin, je voulais de toutes façon utiliser les DSACK, c'est mieux, sauf quand le circuit faisait moins de 1Mo -> asynchrone synchronisé en interne avec des registres spéciaux.

Ca fait quand même près de trois ans que j'étudie cette architecture.

Donc, c'est bien sque je disais, pas assez longtemps
J'ai commencé à étudier l'architecture 68K à l'époque de mon premier ATARI
Alors crois moi, ca remonte loin !!!!!

Data and Size Acknowledge Signals
During normal bus transfers, external devices assert the data and size acknowledge
signals (DSACK[1:0]) to indicate port width to the MCU. During a read cycle, these signals
tell the MCU to terminate the bus cycle and to latch data. During a write cycle, the
signals indicate that an external device has successfully stored data and that the cycle
can terminate. DSACK[1:0] can also be supplied internally by chip-select logic. Refer
to 4.8 Chip Selects for more information.

Donc c'est ce que je disais, au moins pour le 68332.

...
T bete ou tu le fait xprés ?
Paske où tu vois que c'est obligatoire ?
Nul part !
Tien, c'est bizard, c'est ske je disais

OK, alors dis-moi où c'est parce que là, je ne suis plus trop ce que tu dis.

asynchrone, c'est utilisation de DSACK. c'est sûr et certain - vérifié par mon prof d'archi qui a étudié les 68000 depuis beaucoup plus longtemps que toi -. Pour passer en synchrone, faut utiliser les DSACK à 0 pour qu'il fonctionne à pleine vitesse.

J'avais donc raison.

Ton prof se plante ?
Dommage alors
Paske j'utilise pas les DSACK, n'y rien d'autres, à part les lignes d'adresses, /LDS, /UDS, R/W, et ca marche du tonnerre

L'a quel age ton prof ?
3 ans ?

non. Mais fait attention, si tu le fais sur la TI, c'est normal : elles sont automatiquement à 0...

Je le fesais sur mon ATARI ... No comment

OK, donc tu n'avais pas à l'époque compris l'intérêt du DSACK...

que je t'explique : d'habitude, il est rebranché directement sur /AS, c'est alors que le bus est synchrone. Pour les I/O, on introduit un décalage de deux cycles d'horloge, par ex pour syncrhoniser.

... non, sans déconner
Le pb, c'est que je l'ai fait ya pas si longtemps que ca sur mon ATARI (fin de BTS).


Je te laisse insister si tu veux, vu que pour ce que j'ai vu, et vérifié dans les chronogrammes, tu peut aissaiment te passer de DTACK, et DASCK.
Tu peut te contenenter de *LDS, *UDS, et R/W, ca suffit amplement.
Mais biensur pour te rassurer, je dirais que :
Ne vous prenez pas la tete avec, ca ne sert à rien, faite comme Miles Dit, vous aurez moins de problémes.

Donc Miles, si tu veut checker ske je vien de dire à propos du fait qu'on peut se passer de certains signeaux de bus, tu n'as cas potasser sur les chronogrammes du 68000. J'y ai passé 2 heures pour vérifier que je pouvais bien brancher un HDD sur le bus du 68K.

Je te crois .

Au fait la vitesse de transmission sera de combien ?

Ouf! Enfin un PC!

Arrêtez de vous bouffer le nez, vos profs sont certainement très bien tous les deux (mais si, mais si )
Alors en vrac:
* pour NSPIRIT:
- Merci pour la référence du buffer! Elle m'était sortie de la tête. Je précise que mon système ne sera probablement embarqué, et donc alimenté extérieurement.
- Où as tu trouvé (ou acheté) ton fil?
- Pourquoi l'étamage devrait-il partir? à cause de la chaleur excessive près du 68000?
- Les signaux de validation sont actifs à l'état bas: Bon OK, mais c'est un montage théorique que j'ai décrit. D'ailleurs merci, maintenant je sais pourquoi on les met actifs à l'état bas.
- Pour le décodage d'adresses proches, d'accord, il suffit d'un démultiplexeur et de comparer les adresses a3..an par exemple.
- La logique 3 états: Comment on s'y prend pour faire une interface correcte? ya des buffers 3 états? Comment je fais, moi, après, avec ma logique deux états? Ou alors il faut les 3 états rien que pour le bus commun?
- Les fils du bus reliés au processeur, il faut quelle longueur maxi?

*pour Miles: L'électronique des lignes du bus que je connecte (niveaux de tensions, collecteur ouvert, etc) ne devrait pas être importante vu que j'intercale un buffer, non?

Enfin la question qui tue pour tous les deux: Moi j'ai une HW2 alors j'ai pas ce chip particulier de chez TI. Ya un chip supplémentaire à côté du M68SEC000. Personne n'a une idée du brochage dudit chip? J'ai pas noté la référence, je te dirais ça demain quand j'aurai récupéré mon tournevis torx!

Tant que j'y suis: A quoi servent les lignes /UDS et /LDS ? Faut-il les combiner avec R/W et comment?
[edit]Edité par squalyl le 05-03-2002 à 18:32:46[/edit]

oui, il existe des buffers trois états, genre 245 ou 645 ou encore 623
le fil /CE est à mettre sur leur enable

je parlais des niveaux de tensions, parce que je ne savais pas quelle est la tension de tes circuits externes, ils doivent être en 5V.

Pour le chip, donne nous la référence, mais c'est sans doute un 139 ou quelque chose dans ce goût.

Les niveaux de tension de mes montages c'est toujours TTL. C'est pas compatible la TI?

Pour le coup du port tristate, comment ça marche? On peut connecter du TTL à la sortie du buffer?

La référence du chip je vous la donnerai demain? Au fait c'est quoi le 139? Moi le chip dont je vous parle c'est à peu près un PLCC 52 qui porte la mention "Texas instruments".

R/W n'a rien à voir avec /UDS et /LDS, ce sont les sélecteur de voies haute ou basse - D0-D7 et/ou D8-D15 -

Et sinon, en collecteur ouvert d'un côté et pas de l'autre au cas où, tu peux prendre le 638, mais il est inversé, alors je ne sais pas...

/LDS et /UDS, c'est les broches pour sélectionner le bus quand il est en mode 8 bits ou quoi?

Au fait le chip qui m'intrigue il est sur la photo de ma TI que j'ai fait ce we, mais elle est en BMP pasque j'ai pas de quoi la convertir au lycée (d'où je poste now) : http://www.ifrance.com/galaxoft/phototi/ti-1.bmp
[edit]Edité par squalyl le 05-03-2002 à 19:08:10[/edit]

LDS sélectionne la voie basse, UDS sélectionne la voie haute - A0=0 quand on fait un transfert sur 8bits -.

Les niveaux 3 états n'ont rien à voir avec TTL. Ils peuvent l'êtere si le circuit est TTL ou HC. En général, les circuits principaux, comme le 68000, ont des entrées sorties compatibles TTL et CMOS - donc HC - mais à l'intérieur, faut faire attention.

On appelle niveau TTL le fait que le circuit doit être en +5V à 5ou 10% près, je ne sais plus. Mais ce n'est pas ça le vrai TTL : c'est un mode de conceptions des circuits intégrés avec des transistors bipolaires. Les HC sont en transistors à effet de champs.

dsl je vois pas trop ce que c'est la voie haute et la voie basse! Je dois être pénible

c'est les bits D8-15 pour la voie haute et D0-7 pour la voie basse sur le bus de données.

ouais ça OK mais ça sert à quoi de les séparer? ils sont disponibles où ces signaux séparés? et quand?